RTL-разработчик (Middle)

Обязанности:

• Разработка отдельных блоков и подсистем проекта на VHDL/Verilog;
• Разработка функциональных тестов;
• Разработка документации на свой дизайн;
• Портирование и отладка своего кода на FPGA прототипе;
• Разработка проектных ограничений (SDC/XDC).

Требования:

• Опыт работы 1-5 лет;
• Уверенное знание одного из HDL VHDL/Verilog (VHDL предпочтителен) и базовые навыки во втором;
• Опыт работы с коммерческими RTL-симуляторами;
• Знание английского достаточные для чтения документации;
• Опыт разработки на FPGA/ASIC (ASIC предпочтителен);
• Базовые навыки написания скриптов;
• Опыт разработки сложных периферийных блоков/блоков процессора/внутренних шин;
• Высшее техническое/естественнонаучное образование (возможно незаконченное).

Желательно:

• Опыт разработки SoC;
• Знакомство с каким-либо RISC-ядром;
• Знакомство с UVM;
• Базовые навыки программирования на С/С++;
• Опыт работы со сложными покупными IP (DDR, PCIe, 10GE);
• Опыт участия в Open Source RTL-разработке.

Условия:

• Работа в аккредитованной IT-компании.
• Гибкий график работы в удобное время пн-пт в диапазоне с 8:00 до 20:00, возможна частично удалённая работа;
• Заработная плата 180 000 - 230 000 рублей в месяц (на полную ставку, на руки) по результатам собеседования;
• Возможность дальнейшего профессионального развития и роста по результатам работы.
• Софинансирование медицинских услуг и занятий спортом.
• Если время в пути до работы >45 мин., оплата времени в дороге.
• Чай/кофе, печеньки, корпоративные обеды.
• Дополнительные квартальные премии.